搜 
国开题库网11254，11660计算机组成原理(297)期末机考题库2026-06-13
判断题
SDRAM支持突发传输模式,可一次性连续读写多个存储单元的数据( ).
SRAM的集成度高于DRAM,因此相同容量下SRAM体积更小( ).
SDRAM(同步动态RAM)的工作时钟与CPU系统时钟同步,相比异步DRAM提升了数据传输效率( ).
TLB(快表)是一种小容量、高速的存储部件,用于缓存页表项.
USB总线属于并行总线,支持多设备级联连接.
补码加法运算中,当符号位与最高数值位均产生进位(或均无进位)时,结果不溢出.
补码加法运算中,符号位参与运算,结果的符号位可直接作为最终结果的符号.
程序查询方式中,CPU通过循环检测I/O设备状态位判断是否就绪.
存储器的存取时间是指从启动读/写操作到完成该操作所需的时间.
操作控制器通过生成控制信号协调CPU内各部件的工作.
存储系统的层次结构设计主要目的是解决容量、速度和成本之间的矛盾.
等长指令字结构中,所有指令的长度固定,译码简单但灵活性差( ).
单总线结构中,所有设备共享一组总线,结构简单但易成瓶颈.
定点小数的补码表示中,-1的编码是1.000...001(符号位为1,数值位除最低位外均为0).
定点数原码一位乘法可通过"部分积+乘数移位"的迭代过程实现.
段式虚拟存储系统中,段长必须是固定的,以便硬件快速定位.
大端模式(Big-endian)指将数据的最高有效字节存放在内存的低地址处,最低有效字节存放在高地址处.
多核处理器通过多个独立核心同时执行不同线程,属于时间并行性技术的应用( ).
定点数溢出只与运算结果是否超出该数据格式所能表示的范围有关,与主存容量无关.
端模式仅影响多字节数据(如int、long)的存储,对单字节数据(如char)无意义.
地址总线的位数决定了CPU可直接寻址的内存空间大小.
浮点数加减运算中,对阶操作是使两操作数的阶码相等,通过小阶向大阶看齐、尾数右移实现.
辅助存储器(如硬盘)属于易失性存储器,断电后数据丢失.
非线性流水线各功能段按顺序连接,无反馈或前馈路径,适用于固定流程的任务处理( ).
浮点数(如float、double)的字节序同样遵循所在系统的端模式规则.
浮点数阶码采用移码表示的主要目的是便于比较大小和判断溢出.
固态硬盘(SSD)的核心存储介质通常是NAND Flash.
计算机系统中的Cache存储器一般采用DRAM芯片实现( ).
间接寻址的有效地址需通过地址码字段指向的主存单元内容获取( ).
计算机的流水线中,每个功能段只完成一条指令的一部分功能,不同功能段并行完成流水线中不同指令的不同功能.
静态RAM(SRAM)依靠触发器存储信息,无需刷新,常用于Cache.
基址寻址与变址寻址的区别在于:基址寄存器内容通常由操作系统设定且相对稳定,变址寄存器内容常由程序动态修改.
计算机主存通常采用DRAM芯片,因其集成度高、成本低.
控制相关主要由分支指令(如跳转、调用)引起,会导致流水线断流,需通过分支预测技术缓解( ).
控制总线仅包含CPU向外部设备发送的控制信号.
控制部件通过控制线向执行部件发出各种控制命令,通常把这种控制命令称为微命令.
跨平台传输多字节数据时,若双方端模式不同且未转换,可能导致数据解析错误.
可变长度操作码结构允许操作码长度随地址码数量减少而扩展,以缩短指令平均长度( ).
空间并行性通过增加硬件资源数量(如多处理器、超标量架构)实现同一时刻执行多个任务或指令,属于空间维度扩展.
立即寻址方式中,操作数直接包含在指令的地址码字段中( ).
累加器(ACC)在运算器中仅用于存储加法运算的结果.
流水线技术的核心思想是将一个复杂任务分解为多个子任务(阶段),各阶段并行执行以提高效率( ).
全相联映像Cache中,每次访问需将主存地址与所有Cache行标记(Tag)并行比较,硬件成本高但命中率最优( ).
全相联映像Cache中,主存块可装入Cache任意位置,故地址映像只需比较全部Cache行的标记(Tag)字段( ).
如果一个32位数0A0B0C0D按照大端模式存放在内存中,则最低地址存放最高有效字节为0D.
时间并行性的核心思想是通过时间重叠(如流水线技术)让多个任务的不同阶段并行执行,以提高效率( ).
时间并行性意味着同一时刻由单一硬件资源执行多个任务的不同部分,空间并行性同一时刻由多个硬件资源执行多个任务( ).
闪存是一种非易失性存储器,断电后数据仍能长期保存.
所有ARM系列处理器均默认采用小端模式存储数据.
闪速存储器可以在线改写存储内容,可以替代原有的SRAM或DRAM.

本页 50 道，共 297 道题目

版权信息-国开题库网-www.guokaitikuwang.com    备案号 粤备65168151