搜 
机考套题 - 计算机组成原理
判断题
RAM存储器属于非易失性存储器,断电后数据仍可长期保存( ).
RAM存储器的容量通常以字节(Byte)为单位,也可表示为字数x字长( ).
辅助存储器(如硬盘)属于易失性存储器,断电后数据丢失.
静态RAM(SRAM)依靠触发器存储信息,无需刷新,常用于Cache.
NOR Flash支持随机读取(类似RAM),适合存储代码;NAND Flash写入速度快、密度高,适合大容量数据存储.
闪存是一种非易失性存储器,断电后数据仍能长期保存.
NAND闪存的擦写次数有限(通常数万至数十万次),需通过"磨损均衡"技术延长使用寿命.
小端模式下,32位整数0x00000001在内存低地址字节为0x01.
所有ARM系列处理器均默认采用小端模式存储数据.
小端模式中,数据的最高有效字节存放在内存的高地址部分.
大端模式(Big-endian)指将数据的最高有效字节存放在内存的低地址处,最低有效字节存放在高地址处.
跨平台传输多字节数据时,若双方端模式不同且未转换,可能导致数据解析错误.
小端模式(Little-endian)指将数据的最低有效字节存放在内存的低地址处,最高有效字节存放在高地址处.
DMA方式适用于高速I/O设备(如磁盘)的大批量数据传输,中断方式适合相对低速设备.
主存地址空间通常比I/O地址空间大得多.
在统一编址方式下,I/O端口地址占用主存地址空间的一部分.
中断驱动I/O允许CPU在I/O设备准备期间执行其他任务,提高效率.
SDRAM(同步动态RAM)的工作时钟与CPU系统时钟同步,相比异步DRAM提升了数据传输效率( ).
基址寻址与变址寻址的区别在于:基址寄存器内容通常由操作系统设定且相对稳定,变址寄存器内容常由程序动态修改.
RISC架构强调指令周期数基本一致,多数指令在一个时钟周期内完成,有利于深度流水线实现.
多核处理器通过多个独立核心同时执行不同线程,属于时间并行性技术的应用( ).
主存与Cache之间数据传送的最小单位是字节( ).
通道是一种特殊的处理器,它能独立执行通道程序,实现主存与外设间大批量数据交换.
同步总线通信中,总线时钟频率决定了最大数据传输率,且所有设备必须遵循同一时钟节奏完成读写操作.
定点数溢出只与运算结果是否超出该数据格式所能表示的范围有关,与主存容量无关.
累加器(ACC)在运算器中仅用于存储加法运算的结果.
在微程序控制器中,控制存储器(CM)存放的是微指令,而非机器指令.
TLB(快表)是一种小容量、高速的存储部件,用于缓存页表项.
Cache的命中率是指CPU访问Cache成功次数与总访问次数的比值.
闪速存储器可以在线改写存储内容,可以替代原有的SRAM或DRAM.
端模式仅影响多字节数据(如int、long)的存储,对单字节数据(如char)无意义.
I/O接口的主要功能之一是进行数据格式转换(如串并转换).
DRAM的刷新周期是指两次刷新操作之间的最大时间间隔,通常为几毫秒( ).
可变长度操作码结构允许操作码长度随地址码数量减少而扩展,以缩短指令平均长度( ).
RISC指令系统强调指令流水线执行,因此要求所有指令长度尽量相同、格式规整.
流水线技术的核心思想是将一个复杂任务分解为多个子任务(阶段),各阶段并行执行以提高效率( ).
全相联映像Cache中,每次访问需将主存地址与所有Cache行标记(Tag)并行比较,硬件成本高但命中率最优( ).
中断服务程序的最后一条指令是中断返回指令.
地址总线的位数决定了CPU可直接寻址的内存空间大小.
运算器执行减法时,将减数转换为补码后与被减数直接相加.
CPU具备中断处理能力,可在执行当前指令的过程中暂停并响应外部紧急事件.
硬布线控制器的速度通常优于微程序控制器,因其控制信号由组合逻辑电路直接生成,无取机器指令和执行微程序的延迟.
在支持虚拟存储器的系统中,程序编译时确定的物理地址是最终地址,可直接访问内存单元.
RAM存储器的"随机访问"是指可按任意顺序访问任意存储单元,且访问时间相同( ).
闪存浮栅中的电荷会因隧道效应缓慢泄漏,故需频繁刷新.
ARM处理器仅支持小端模式,无法切换为大端模式.
程序查询方式中,CPU通过循环检测I/O设备状态位判断是否就绪.
DDR SDRAM(双倍数据速率同步动态RAM)仅在时钟上升沿传输数据,与SDRAM的数据传输方式相同( ).
直接寻址是在指令字中直接给出操作数本身,而不是直接给出存储器中操作数的地址.
RISC指令集强调指令格式规整、长度固定,且大多数指令在一个机器周期内完成.

本页 50 道，共 297 道题目

版权信息-国开题库网-www.guokaitikuwang.com    备案号 粤备65168151