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机考套题 - 计算机组成原理
判断题
SDRAM支持突发传输模式,可一次性连续读写多个存储单元的数据( ).
DDR2 SDRAM的预取位数为2n(每次从存储阵列预取2倍位宽数据),与DDR SDRAM一致( ).
SRAM的集成度高于DRAM,因此相同容量下SRAM体积更小( ).
DRAM芯片为了减少引脚数量,常采用地址线复用的设计( ).
DRAM的刷新操作通常由CPU直接控制完成.
计算机系统中的Cache存储器一般采用DRAM芯片实现( ).
间接寻址的有效地址需通过地址码字段指向的主存单元内容获取( ).
立即寻址方式中,操作数直接包含在指令的地址码字段中( ).
指令字中地址码字段的位数决定了该指令可直接寻址的主存空间大小.
直接寻址的有效地址是地址码字段直接给出的主存单元地址( ).
等长指令字结构中,所有指令的长度固定,译码简单但灵活性差( ).
CISC指令集中,一条指令可能完成复杂操作(如存储器到存储器传送),执行周期较长且不固定.
计算机的流水线中,每个功能段只完成一条指令的一部分功能,不同功能段并行完成流水线中不同指令的不同功能.
控制相关主要由分支指令(如跳转、调用)引起,会导致流水线断流,需通过分支预测技术缓解( ).
时间并行性的核心思想是通过时间重叠(如流水线技术)让多个任务的不同阶段并行执行,以提高效率( ).
时间并行性意味着同一时刻由单一硬件资源执行多个任务的不同部分,空间并行性同一时刻由多个硬件资源执行多个任务( ).
在程序的执行过程中,Cache与主存的地址映像是由操作系统完成的( ).
在写回(Write-Back)策略的Cache中,仅当被替换块被修改过(即"脏位"为1)时,才需写入主存( ).
Cache采用全写法(Write-through)策略时,CPU写操作同时更新Cache和主存,保证二者数据一致( ).
在组相联映像的Cache中,若组内行数为1,则退化为直接映像;若组数为1,则退化为全相联映像.
Cache行(块)大小通常为2的整数次幂字节,有利于地址划分与映射计算( ).
主存与Cache之间传送数据的单位是"块"(Block),而非字或字节,这是为了利用程序访问的局部性原理( ).
中断响应过程中,CPU在当前指令执行结束后自动保护断点(PC内容)和程序状态字,该过程由硬件隐式完成.
DMA方式下,CPU在预处理和后处理阶段参与控制,数据块传送过程完全由DMA控制器接管.
中断处理隐操作不是用户可编程的指令,而是CPU在中断响应周期内自动执行的一系列操作,包括保护断点、关中断、形成向量地址等.
中断向量是指中断服务程序入口地址在中断向量表中的存储位置.
中断响应过程中,CPU在关中断状态下自动完成断点保护(PC入栈)和向量地址获取,该过程不可被更高优先级中断打断.
在单级中断系统中,CPU响应中断后自动关中断,只有在中断服务程序末尾执行开中断指令才能响应新中断.
在独立请求方式的总线仲裁中,每个设备拥有独立的总线请求和总线授权信号线,仲裁速度快、优先级灵活.
异步总线通过握手信号协调数据传输,无需统一时钟.
控制总线仅包含CPU向外部设备发送的控制信号.
单总线结构中,所有设备共享一组总线,结构简单但易成瓶颈.
PCI总线的基本传输机制是突发式传送.
补码加法运算中,当符号位与最高数值位均产生进位(或均无进位)时,结果不溢出.
定点小数的补码表示中,-1的编码是1.000...001(符号位为1,数值位除最低位外均为0).
定点数原码一位乘法可通过"部分积+乘数移位"的迭代过程实现.
浮点数加减运算中,对阶操作是使两操作数的阶码相等,通过小阶向大阶看齐、尾数右移实现.
指令寄存器IR的位数取决于指令字长.
CPU执行一条指令的时间称为指令周期,通常包括取指、译码、执行阶段.
CPU的核心组成部分是控制器和运算器,分别负责指令控制和算术逻辑运算.
运算器中的通用寄存器组仅能存放操作数,不能存放运算结果.
通用寄存器组主要用于暂存运算过程中的操作数和中间结果,减少访存次数.
运算器状态寄存器仅包含溢出标志(OF)和进位标志(CF)两个标志位.
控制部件通过控制线向执行部件发出各种控制命令,通常把这种控制命令称为微命令.
微程序控制器中,微指令的直接微地址字段用于生成下条微指令地址,可支持顺序执行、分支、循环及微子程序调用.
硬布线控制器的微操作信号由组合逻辑电路直接产生,其执行速度通常高于微程序控制器.
段式虚拟存储系统中,段长必须是固定的,以便硬件快速定位.
页表的主要功能是记录每个逻辑页对应的物理块号及页内偏移量.
虚拟地址经MMU转换后得到物理地址,转换过程由硬件实现.
虚拟存储器中,页表项中的有效位(Valid Bit)用于指示该页是否已调入主存.

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